FPGA_VerilogHDL
Input and Output is wire ? reg ?
Verilog原理
input 預設都是wire，不可在宣告為reg
output 預設都是wire，可在宣告為reg
註：
實務上，在output之前都會再敲一次reg，這稱為flip out。
因為可以避免module的output組合邏輯與其他module的input組合邏輯合併在一起，而成為一個更大的組合邏輯，造成critical path。
引用資料：
2017-07-11
