FPGA_VerilogHDL
Input and Output is wire ? reg ?
FPGA_VerilogHDL
Input and Output is wire ? reg ?
各種Always,多個Always
Blocking、Non-Blocking
posedge 和 negedge 間的分界
用法與探討
reg 和 wire 的用法討論
學習中所遇到的疑問與心得...
FPGA - VerilogHDL 語法架構
STUDY FPGA時遇到的名詞