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2017-06-13
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消化中的程式設計資訊
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- 2017-06-14
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FPGA_VerilogHDL
Input and Output is wire ? reg ?
各種Always,多個Always
Blocking、Non-Blocking
posedge 和 negedge 間的分界
用法與探討
reg 和 wire 的用法討論
學習中所遇到的疑問與心得...
FPGA - VerilogHDL 語法架構
STUDY FPGA時遇到的名詞
FTP、檔案傳輸